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Standard-CMOS-Technologie für leistungsfähige und preisgünstige Kommunikations-Designs
München und Honolulu/Hawaii (infineon) - Auf dem diesjährigen VLSI Technologies and Circuits
Symposium vom 15. bis 19. Juni in Honolulu, Hawaii, präsentierte Infineon Technologies verschiedene neueste
Halbleiter-Entwicklungen. Ein Highlight war u.a. ein 6-bit-Flash-AD-Wandler mit 4 GS/s in Standard-CMOS-Technologie.
Das innovative Chip-Design stellt den weltweit schnellsten 6-bit-ADC auf Basis eines Standard-CMOS-Prozesses dar,
mit den entsprechenden Kosten- und Integrationsvorteilen.
Die hohen Datenraten bei modernen seriellen Anwendungen wie z.B. in schnellen Festplatten benötigen leistungsfähige
Schaltungen für die digitale Signalverarbeitung. Diese Schaltungen erfordern schnelle AD-Wandler für
das Interface zwischen den analogen und digitalen Systemteilen. Die entsprechenden ICs sollten in CMOS ausgeführt
sein, um die kostengünstige Fertigung und monolithische Integration der ADCs und der digitalen Signalprozessoren
(DSPs) zu erreichen.
Auf dem VLSI Symposium 2004 präsentierte Infineon einen 6-bit-Flash-ADC mit einer Abtastrate von 4 GS/s und
8-bit-Ausgang auf Basis eines 0,13-µm-Standard-CMOS-Prozesses. Die Ausgänge der insgesamt 255 Komparatoren,
die nur wenig Chipfläche benötigen und relativ große Eingangs-Offsets haben, werden mit einem fehlertoleranten
Thermometer/Binär-Wandler gemittelt. Der ADC nutzt einen spannungsgesteuerten Onchip-Oszillator (VCO) mit
geringem Jitter für die Takterzeugung. Mit einer Versorgungsspannung von 1,5 V benötigt der AD-Wandler
990 mW.
Bei einem herkömmlichen n-bit-Flash-ADC werden 2n-1 Komparatoren mit geringen Eingangs-Offsetspannungen genutzt,
um einen perfekten Thermometer-Code an den Ausgängen des Komparator-Netzwerks zu erhalten. Damit die gewünschten
geringen Eingangs-Offsetspannungen erreicht werden, benötigt man relativ große aktive Chipflächen,
um so statistische Schwankungen von Bauteilparametern zu verringern.
Im Gegensatz zum traditionellen Design-Ansatz nutzt der neue 6-bit-ADC von Infineon 255 Komparatoren mit kleinen
aktiven Bereichen. Damit sind die Eingangs-Offsetspannungen höher und kein “bubble“-freier Thermometer-Code
an den Komparator-Ausgängen möglich. Allerdings können die relativ kleinen Komparatoren für
hohe Geschwindigkeiten optimiert werden. Code-Fehler durch Offsetspannungen der Komparatoren werden durch Mittelung
im digitalen Bereich kompensiert, was mit hoher Geschwindigkeit durchgeführt werden kann. Die Komparator-Ausgänge
sind mit einem fehlertoleranten Thermometer/Binär-Wandler verbunden, der eine Wortbreite von 8 bit an seinem
Ausgang bietet.
In schnellen ADCs (>1GS/s) ist die Takterzeugung und -verteilung ein wichtiges Kriterium, um die gewünschte
Auflösung zu erreichen. Da schon eine minimale zeitliche Abweichung (Jitter) des Taktsignals direkt zu einer
Verringerung der System-Auflösung führt, muss der Jitter so klein wie möglich gehalten werden. Bei
einer Eingangsfrequenz von 1 GHz muss ein 6-bit-ADC so getaktet werden, dass der Jitter geringer als 1 ps ist.
Aus diesem Grund wurde ein Onchip-LC-Oszillator mit sehr geringem Jitter auf dem neuen ADC integriert, der ein
komplementäres Sinussignal bei einer Frequenz von 4 GHz liefert.
Messungen an dem neuen Flash-ADC belegen seine volle Funktionalität. Da nur digitale Standard-Transistoren
eingesetzt wurden, kann der AD-Wandler einfach in einen digitalen Signalprozessor integriert werden, ohne dass
analoge Prozessschritte erforderlich sind. Darüber hinaus wird das hochfrequente Taktsignal auf dem Chip erzeugt,
und es ist lediglich eine einzige Betriebsspannung von 1,5 Volt erforderlich. Durch die einfache Kombination des
ADC mit einem digitalen Signalprozessor (DSP) kann die Systemauflösung weiter erhöht werden, da eine
digitale Kalibrierung einfach implementierbar ist. Der von Infineon präsentierte ADC ist ein wichtiger Meilenstein
auf dem Weg zu leistungsfähigen Mixed-Signal-Schaltungen für die nächste Generation von Kommunikationsprodukten.
Neben dem innovativen ADC-Design präsentierte Infineon folgende Vorträge auf dem VLSI 2004 Symposium,
mit einem Schwerpunkt bei nichtflüchtigen Speichertechnologien:
- 16-Mbit-MRAM mit Bootstrap-Write-Treiber
- Nichtflüchtige Tri-gate-Charge-Trapping Speicherzellen mit Strukturen von weniger als 40 nm für hochkomplexe
Applikationen
- Neue hochskalierbare dreidimensionale „Chain”-FeRAM-Speicherzelle mit vertikalem Kondensator
- Eine nur 0,61 µm2 messende Double-Plug-Chain Zellenstruktur für 64-Mbit-FeRAMs, gefertigt in nur
einem Ätz-Prozessschritt
- Ein neues Schaltungs-Design für die Reduzierung des 1/f-Rauschens in linearen Analog-CMOS-Schaltungen
- Ein integriertes 17-GHz-Front-End für ISM/WLAN-Applikationen in 0,13-µm-CMOS
- Multi-Gate-Transistoren und -Speicherzellen für künftige CMOS-Generationen
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